Verilog
| Paradigma | Strukturované programování |
|---|---|
| Autor | Phil Moorby, Prahbu Goel |
| První oznámení | 1984 |
| Poslední verze | IEEE 1364-2005 |
| Typová kontrola | statická, slabá |
| Ovlivněn jazyky | Pascal, Ada, C, Fortran |
| Ovlivnil jazyky | SystemVerilog, Verilog-AMS |
| Přípona souboru | .v, .vh |
Verilog je jazyk pro popis hardware (HDL), slouží pro modelování a návrh elektronických systémů. Jazyk (někdy nazývaný Verilog HDL) podporuje design, verifikaci a realizaci analogových, digitálních a smíšených signálových obvodů s různou úrovní abstrakce.
Návrháři Verilogu chtěli jazyk se syntaxí podobnou syntaxi programovacího jazyka C, poněvadž byl široce známý a kladně přijímaný. Jazyk má preprocesor jako C a hlavní klíčová slova (if/else, while aj.). Mechanismus formátování a priorita operátorů je taktéž podobná.
Jazyk se liší v některých základních bodech. Způsob definice konstant je rovněž rozdílný - je zapotřebí při jejich deklaraci přidat šířku v bitech. Verilog nemá složené datové typy (struktury), ukazatele ani rekurzivní podprogramy.
Historie[editovat | editovat zdroj]
Verilog byl vytvořen Philem Moorbym a Prahbu Goelem během zimy 1983/1984 u Automated Integrated Design Systems (r. 1985 přejmenována na Gateway Design Automation) v roce 1985 jako jazyk pro modelování hardware. Gateway Design Automation byla později odkoupena Cadence Design Systems r. 1990. Gateway má nyní plná vlastnická práva k Verilogu a logickém simulátoru Verilog-XL. S rostoucím úspěchem VHDL se Cadence rozhodla vytvořit jazyk pro otevřenou standardizaci. Přenesla Verilog do veřejné domény pod organizaci Open Verilog International (OVI) (nyní známý jako Accellera). Verilog byl později standardizován IEEE pod číslem 1364-1995. Obyčejně se na něj odkazuje jako na Verilog-95.
Verilog 2001[editovat | editovat zdroj]
Některá rozšíření Verilogu-95 byla IEEE předložena a schválena pod standardem 1364-2001 jako Verilog 2001.
Verilog 2005[editovat | editovat zdroj]
Později byla vydána verze označovaná jako Verilog 2005.
Příklad[editovat | editovat zdroj]
Program Ahoj světe může vypadat např. takto:
module main;
initial
begin
$display("Hello world!");
$finish;
end
endmodule
Odkazy[editovat | editovat zdroj]
Literatura[editovat | editovat zdroj]
- Kolouch Jaromír: Jazyk Verilog a jeho užití při modelování a syntéze číslicových systémů, Nakladatelství VUTIUM – VUT v Brně, 2012, ISBN 978-80-214-4516-1
