Zobrazení zdroje stránky Verilog

{{Infobox - programovací jazyk
 | název = Verilog
 | logo = 
 | paradigma = [[Strukturované programování]]
 | vznik = 
 | autor = [[Phil Moorby]], [[Prahbu Goel]]
 | vývojář = 
 | první oznámení = 1984
 | první vydání = 
 | poslední verze = IEEE 1364-2005
 | datum poslední verze = 
 | poslední testovací verze = 
 | datum poslední testovací verze = 
 | typování = statická, slabá
 | implementace = 
 | dialekty = 
 | ovlivněno = [[Pascal (programovací jazyk)|Pascal]], [[Ada (programovací jazyk) |Ada]], [[C (programovací jazyk)|C]], [[Fortran]]
 | ovlivnil = [[SystemVerilog]], [[Verilog-AMS]]
 | operační systém = 
 | licence = 
 | web = 
 | přípona = .v, .vh
}}
'''Verilog''' je [[Formální jazyk|jazyk]] pro popis [[hardware]] ({{Popisek|HDL|Hardware Description Language}}), slouží pro modelování a návrh [[elektronika|elektronických systémů]]. Jazyk (někdy nazývaný Verilog HDL) podporuje [[design]], [[verifikace|verifikaci]] a realizaci [[analogový]]ch, [[Digitální data|digitálních]] a smíšených [[signálový obvod|signálových obvodů]] s&nbsp;různou úrovní [[abstrakce]].

Návrháři Verilogu chtěli jazyk se syntaxí podobnou syntaxi programovacího [[C (programovací jazyk)|jazyka C]], poněvadž byl široce známý a kladně přijímaný. Jazyk má [[preprocesor]] jako C a hlavní klíčová slova (if/else, while aj.). Mechanismus formátování a [[priorita]] operátorů je taktéž podobná.

Jazyk se liší v některých základních bodech. Způsob definice konstant je rovněž rozdílný - je zapotřebí při jejich deklaraci přidat šířku v&nbsp;[[bit]]ech. Verilog nemá [[Datový typ#Složené datové typy|složené datové typy]] (struktury), [[Ukazatel (informatika)|ukazatele]] ani [[Rekurze (programování)|rekurzivní]] [[podprogram]]y.

== Historie ==
Verilog byl vytvořen Philem Moorbym a Prahbu Goelem během zimy [[1983]]/[[1984]] u&nbsp;Automated Integrated Design Systems (r.&nbsp;[[1985]] přejmenována na [[Gateway Design Automation]]) v&nbsp;roce 1985 jako jazyk pro modelování hardware. Gateway Design Automation byla později odkoupena [[Cadence Design Systems]] r.&nbsp;[[1990]]. Gateway má nyní plná vlastnická práva k&nbsp;Verilogu a logickém simulátoru [[Verilog-XL]]. S&nbsp;rostoucím úspěchem [[VHDL]] se Cadence rozhodla vytvořit jazyk pro otevřenou standardizaci. Přenesla Verilog do veřejné domény pod organizaci Open Verilog International (OVI) (nyní známý jako Accellera). Verilog byl později standardizován [[IEEE]] pod číslem 1364-1995. Obyčejně se na něj odkazuje jako na Verilog-95.

== Verilog 2001 ==
Některá rozšíření Verilogu-95 byla IEEE předložena a schválena pod standardem 1364-2001 jako Verilog 2001.

== Verilog 2005 ==
Později byla vydána verze označovaná jako Verilog 2005.

== Příklad ==
Program Ahoj světe může vypadat např. takto:

<pre>module top (
    input wire logic sw,
    output     logic led
    );

    always_comb begin
        led = sw;
    end
endmodule
</pre>

== Odkazy ==

=== Literatura ===
* Kolouch Jaromír: Jazyk Verilog a jeho užití při modelování a syntéze číslicových systémů, Nakladatelství VUTIUM – VUT v Brně, 2012, {{ISBN|978-80-214-4516-1}}

=== Související články ===
* [[VHDL]]

{{Autoritní data}}

[[Kategorie:Doménově specifické jazyky]]
[[Kategorie:Jazyky pro popis hardwaru]]