Klopný obvod

Z Wikipedie, otevřené encyklopedie

Klopný obvod je elektronické zařízení s několika stabilními nebo nestabilními stavy, složené z několika hradel nebo jiných aktivních prvků a lze je použít např. jako paměťový prvek nebo časovač. Pro některé klopné obvody se používá také označení multivibrátor.

Obsah

1 Dělení klopných obvodů
2 Druhy klopných obvodů
- 2.1 RS
- 2.2 D
- 2.3 JK
- 2.4 JK Master-Slave
- 2.5 T
3 Související články
4 Externí odkazy

[editovat] Dělení klopných obvodů

Klopné obvody se mohou nacházet v několika stavech, ze kterých mohou být vstupem přepnuty do stavu jiného. Podle počtu stavů a způsobu přepínaní se dělí na následující druhy:

Astabilní klopný obvod (AKO) - nemá žádný stabilní stav a neustále se přepíná mezi dvěma nestabilními stavy. Tento typ obvodu lze použít například jako generátor impulsů.

Monostabilní klopný obvod (MKO) - má jeden stabilní stav, ze kterého je možné jej přepnout do stavu nestabilního. Obvod se sám po určité době přepne zpět do stabilního stavu. Tento typ obvodu je možné použít například jako zpožďovací prvek.

Bistabilní klopný obvod (BKO) - se může nacházet v dvou stabilních stavech, přičemž je možné jej mezi těmito stavy libovolně přepínat. Tento typ obvodu lze použít například jako paměť, neboť až do přepnutí zůstává v předchozím stabilním stavu.

Astabilní klopný obvod.

Monostabilní klopný obvod.

Bistabilní klopný obvod Set-Reset.

Vnitřní schéma a zapojení integrovaného obvodu 555 jako AKO.

[editovat] Druhy klopných obvodů

Klopné obvody mohou mít několik vstupů, název těchto vstupů obvykle odpovídá funkci daného klopného obvodu.

[editovat] RS

Schema hradla RS vyrobeného z NANDů

RS je jedním z nejjednodušších klopných obvodů. Obvykle se zapojuje ze dvou dvouvstupých hradel NAND. Výstup prvního NANDu vede do jednoho ze vstupů druhého NANDu, výstupu druhého NANDu vede do jednoho ze vstupů prvního NANDu.

Vstup R označuje Reset. Přivedení hodnoty logická 1 na tento vstup vynuluje hodnotu Q. Vstup S označuje Set, přivedení hodnoty logická 1 na tento vstup nastaví hodnotu Q na logickou 1. Pokud je na R a zároveň na S logická 1, jde o zakázaný stav. Pojem zakázaný stav pochází z doby, kdy byl tento obovod realizován dvěma invertory, u kterých nebyl eliminován zpětný přenos přes jednotlivé tranzistory. Současné buzení obou vstupů vedlo k tomu, že se výstupní veličiny dostávaly do zakázaného pásma a tranzistory přecházely ze saturace do aktivní zóny svých charakteristik. Při používání obvyklých dnešních logických členů lze R=S=1 používat jako kterýkoliv jiný stav. Pokud je na R a zároveň na S logická 0, obvod si „pamatuje“ minulý stav výstupů.

Problém nastává při přechodu z R = 0, S = 0 na R = 1 a S = 1. V tomto případě není jasné do kterého stavu se klopný obvod překlopí (závisí na nesymetrii reálného obvodu).

Stav R = 1, S = 1 lze nazývat nestabilním nebo hazardním. A by se tomuto stavu zabránilo, konstruují se tzv. RS obvody s prioritou. A to buď set nebo reset. V případě, že by u normálního obvodu mělo dojít k hazardnímu stavu, obvod s prioritou se přepne buď do 1 (priorita set) nebo do 0 (priorita reset).

Synchronní varianta se dá vyrobit přidáním dalších dvou členů NAND zapojených jako blokování vstupů.

Tento typ obvodu se často využívá pro ošetření signálu z mechanických přepínačů, u nichž obvykle dochází k zákmitům kontaktů a tím i k nežádoucímu vyslání několika impulsů. Připojením přepínače na vstupy RS obvodu lze vzniku nežádoucích impulsů zabránit.

R	S	Q
0	0	predchozi stav
0	1	1
1	0	0
1	1	hazard

[editovat] D

Schema hradla D vyrobeného z hradla RS a invertoru

Obvod D realizuje jednobitovou paměť. Každý hodinový pulz způsobí zapamatování hodnoty vstupu. Vyrábí se pouze jako synchronní obvod. Proto je jeho český název zdrž, anglicky delay, neboť si podrží tu hodnotu vstupu, která byla platná v době hodinového pulzu.

Z obvodu RS se snadno vyrobí tím, že na vstup R přivedeme negovanou hodnotu vstupu S.

[editovat] JK

Schema hradla JK vyrobeného z hradla RS a ANDů

JK má vstupy funkčně shodné s obvodem RS: J nastavuje hodnotu logická 1, K nastavuje hodnotu logická 0.

Pokud jsou oba vstupy J a K aktivní, vnitřní hodnota se při hodinovém pulzu neguje.

Vyrábí se pouze synchronní varianta.

Tento obvod nese označení po vědci jménem Jack Kilby, který v roce 1958 představil ve firmě Texas Instruments integrovaný obvod (patent na jeho jméno vyšel o rok později).

Protože název obvodu nenese žádný smysl, existuje v angličtině mnemotechnická pomůcka pro označení vstupů „jump-kill“, tedy „nahoď-zruš“.

[editovat] JK Master-Slave

JK Master-salve je klopný obvod tvořený dvěma klopnými obvody JK. První master (pán, vládce), druhý slave (otrok). Princip činosti je v tom, že na vstup jsou přivedeny J, K a Clk. Master reaguje na vzestupnou hranu, Slave na sestupnou společného signálu. Master má vstupy J, K a čas, výstupy jsou přivedeny na vstupy Slave, jehož výstupy teprve vedou na výstup celého klopného obvodu. Tedy při vzestupné hraně obvod čte data, ale na výstupu se objeví až při sestupné.